隨着半導體芯片變得越來越薄，芯片內部各組成部分也在追求極限超薄化。然而，這帶來了一個結構性限制，即器件越薄，越難導電。為破解這一難題，韓國浦項科技大學研究團隊重新設計了超薄碲晶體管的金屬—半導體接觸結構，開發出一種大幅降低接觸電阻的新技術。通過僅對與電極接觸的關鍵區域進行局部增厚，他們將器件接觸電阻降低至原有水平的1/50，並顯著提升了低溫性能。相關成果發表於新一期美國化學會《ACS Nano》雜誌。

人工智能（AI）和高性能計算快速發展對半導體處理的數據量提出更高要求。因此，負責運算的“邏輯單元”和負責存儲數據的“存儲單元”之間產生的時間延遲和能量損耗，已成為制約性能提升的重要瓶頸問題。為解決這一問題，將邏輯和存儲單元垂直堆疊的三維集成結構，正受到廣泛關注。而製造這類結構，需要器件能在400℃以下的低溫條件下穩定運行，因此，兼具高遷移率和低溫加工特性的碲被視為極具潛力的新型半導體材料。

然而，碲材料帶隙較窄，容易產生漏電流。團隊通常將其溝道厚度縮減至5納米以下以抑制漏電，但過薄的溝道會使金屬與半導體之間的肖特基勢壘增大，電子更難跨越界面，接觸電阻顯著提高。

團隊借鑑硅芯片製造中的“抬高源漏極”結構，在保持溝道厚度4納米的同時，僅對與金屬電極接觸的源極和漏極區域額外沉積碲材料，讓這些區域變厚，使電流能更高效地注入和流出器件。

採用新結構後，器件接觸電阻從97.5千歐·微米降至1.7千歐·微米，降至原來的約1/50。在零下196℃環境中，器件開啟狀態下的導通電流提高了17倍以上，實現了超薄結構中低漏電與高性能的兼顧。

這項技術不僅適用於碲材料，還可廣泛應用於多種二維及超薄半導體器件的性能提升，並有望加速下一代三維集成電路的實現。